Indholdsfortegnelse:
- Trin 1: Hvad er UART?
- Trin 2: Specifikationer
- Trin 3: Design tilgang
- Trin 4: Simuleringsresultater
- Trin 5: Vedhæftede filer
Video: Design af UART i VHDL: 5 trin
2024 Forfatter: John Day | [email protected]. Sidst ændret: 2024-01-30 08:27
UART står for Universal Asynchronous Receiver Transmitter. Det er den mest populære og enkleste serielle kommunikationsprotokol. I denne instruktør vil du lære at designe et UART -modul i VHDL.
Trin 1: Hvad er UART?
For at kommunikere med forskellige eksterne enheder bruger processorer eller controllere normalt UART -kommunikation. Det er en enkel og hurtig seriel kommunikation. Da UART er et minimumskrav i næsten alle processorer, er de normalt designet som Soft IP-kerner i VHDL eller Verilog for genanvendelighed og nem integration.
Trin 2: Specifikationer
Specifikationerne for den designede UART er angivet nedenfor:
* Standard UART -signaler.
* Konfigurerbar baudhastighed fra 600-115200.
* Prøvetagning = 8x @modtager
* FPGA gennemprøvet design - på Xilinx Artix 7 bord.
* Testet på UART -periferiudstyr, Hyperterminal vellykket - alle baudrates
Trin 3: Design tilgang
-
Vi vil designe 3 moduler, som vi senere vil integrere for at fuldføre UART.
- Sendermodul: tager sig af serielle datatransmissioner
- Modtagermodul: tager sig af serielle datamodtagelser
- Baud generator modul: tager sig af generering af baud ur.
- Baud generator modul er dynamisk konfigurerbart. Det genererer to baudure fra hoveduret i henhold til den ønskede hastighed. En til sender, anden til modtager.
- Modtagermodul bruger en samplingshastighed på 8x til at minimere sandsynligheden for fejl i modtagelse, dvs. modtager baud -ur er 8x sender baud -ur.
- Styresignaler til styring af transmission og modtagelse samt afbrydelsessignal.
- Standard seriel UART -grænseflade uden paritetsbit, one stop og start bit, 8 databit.
- En parallel grænseflade til at kommunikere med værten, dvs. en processor eller controller, der fodrer og modtager parallelle data til og fra UART.
Trin 4: Simuleringsresultater
Trin 5: Vedhæftede filer
* UART -transmittermodul -vhd -fil
* UART -modtagermodul - vhd -fil
* Baud generator modul - vhd fil
* UART -modul - Det vigtigste topmodul, der integrerer ovenstående moduler - vhd -fil
* Fuld dokumentation af UART IP Core - pdf
Hvis du har spørgsmål, er du velkommen til at kontakte mig:
Mitu Raj
følg mig:
For spørgsmål, kontakt: [email protected]
Anbefalede:
Design af en simpel 4-vejs sæt associeret cache-controller i VHDL: 4 trin
Design af en simpel firevejssæt associeret cachecontroller i VHDL: I min tidligere instruerbare så vi, hvordan vi designede en simpel direkte kortlagt cachecontroller. Denne gang går vi et skridt foran. Vi designer en simpel associeret cache-controller med fire veje. Fordel? Mindre miss -rate, men på bekostning af perfo
Design af en programmerbar afbrydelsescontroller i VHDL: 4 trin
Design af en programmerbar afbrydelsescontroller i VHDL: Jeg er overvældet over den slags svar, jeg får i denne blog. Tak fyre for at besøge min blog og motivere mig til at dele min viden med jer. Denne gang vil jeg præsentere designet af et andet interessant modul, vi ser i alle SOC'er - Interrupt C
Design af en simpel cache -controller i VHDL: 4 trin
Design af en simpel cache -controller i VHDL: Jeg skriver dette instruerbart, fordi jeg fandt det lidt svært at få en reference -VHDL -kode til at lære og begynde at designe en cache -controller. Så jeg designede selv en cache -controller fra bunden og testede den med succes på FPGA. Jeg har p
Design af I2C Master i VHDL: 5 trin
Design af I2C Master i VHDL: I denne instruktive diskuteres design af en simpel I2C master i VHDL.BEMÆRK: klik på hvert billede for at se fuldt billede
Design af en simpel VGA -controller i VHDL og Verilog: 5 trin
Design af en simpel VGA -controller i VHDL og Verilog: I denne instruktive skal vi designe en simpel VGA -controller i RTL. VGA Controller er det digitale kredsløb designet til at drive VGA -skærme. Den læser fra Frame Buffer (VGA Memory), der repræsenterer rammen, der skal vises, og genererer nece