Sådan bruges Vivado Simluation: 6 trin

2024 Forfatter: John Day | [email protected]. Sidst ændret: 2024-01-30 08:29

Jeg har udført dette simuleringsprojekt for en online klasse. Projektet er skrevet af Verilog. Vi vil bruge simulering i Vivado til at visualisere bølgeformen i enable_sr (aktiver ciffer) fra stopur -projektet, der tidligere blev oprettet. Derudover vil vi bruge systemopgaven til at vise fejl begået af os i designet.

Trin 1: Tilføj kilder, og vælg "Tilføj eller opret simuleringskilder

Trin 2: Opret fil kaldet Enable_sr_tb

Trin 3: Opret Testbench -fil

1. Importer modulet enable_sr fra stopur -projektet. Det er den fil, vi vil simulere

2. Opret testbench -modul enable_sr_tb ();

3. Indtast input og output på modulet enable_sr (). Husk, at input til enable_sr nu er i registertype, mens output bliver nettotype.

4. Instantier den testede enhed (uut), som er enable_sr

5. Generer ur, hvilken periode (T) er 20ns

6. Brug den betingede erklæring til at oprette fejlkontrolsystem. I dette eksempel vil vi kontrollere, om der er mere end et ciffer, der er aktive.

Bemærk: I den originale enable_sr () -fil skal vi initialisere mønsteret som 4’b0011, så der er to cifre, der er aktive for at oprette fejl

7. Brug systemopgave $ display til at vise fejlen

8. Brug systemopgave $ finish til at fuldføre simuleringen på tidspunkt 400ns

Trin 4: Indstil Enable_sr_tb som det øverste niveau under simuleringen

Trin 5: Kør syntese og adfærdsimulering

1. Inden du kører adfærdsimulering, skal du køre syntesen for at sikre, at der ikke er nogen syntaksfejl i testbench -filen og enheden under testfilen
2. Kør adfærdsimuleringen

Trin 6: Evaluer simuleringsresultatet

Du vil se simuleringsvinduerne. Den indeholder forskellige paneler.

Du vil se fejlmeddelelsen i konsolpanelet. Dette viser mere end et ciffer er aktive i simuleringsperioden.

Du kan også se kurveformen i omfanget

Vedhæftet er projektfilen.